laboratorio 13: Uso de recursos Verilog

Universidad distrital francisco José de caldas

Nombre: Kevin Andrés Cañón Díaz

Código: 20171005051

Correo electrónico: kacanond@correo.udistrital.edu.co

Introducción

Esta practica de laboratorio consistió en desarrollar bajo lenguaje Verilog un decodificador de binario a siete segmentos para mostrar en el Display los números del 1 al 9 y las letras A(10), B(11); C(12), D(13), E(14) y F(15), correspondientes a el sistema de numeración Hexadecimal.

Pero aquí no acaba la práctica, pues se buscó comparar cuantos recursos consume este modulo hecho en Verilog y un modulo hecho con un circuito de compuertas lógicas.

Materiales y equipo

• Dip Switch
• PSoC 5 LP
• Decodificador de binario a siete segmentos
• Cables
• Display Siete segmentos

Metodología

Lo primero fue hacer nuestra tabla de verdad para este Decodificador la cual es la siguiente:

Tabla 1: tabla de verdad

Luego de esto hicimos las respectivas ecuaciones mediante mapas de Karnaugh, no era necesario hacerlo mediante este método, pues por lo general estos mapas se usan con la existencia de casos "no importa" sin embargo fue el método que elegí para desarrollar dichas ecuaciones que resultaron en las siguientes expresiones:

Imagen 1: Ecuaciones de las salidas de los segmentos

 Lo siguiente que hicimos fue ya pasar de ecuaciones a un circuito de compuertas lógicas para así desarrollar nuestro Decodificador

Imagen 2: Circuito de compuertas lógicas

Y así queda nuestro Decodificador:

Imagen 3: Decodificador Binario a Siete segmentos

Así queda nuestro circuito final con este decodificador:

Imagen 4: montaje final del decodificador con circuito de compuertas lógicas

Ahora mostraremos nuestro desarrollo en Verilog, para lo cual solo necesitamos la tabla de verdad ya mostrada en la tabla 1, específicamente usamos la descripción comportamental, pues hallamos más fácil esta implementación, así pues creamos un componente el cual es el siguiente:

Imagen 5: Decodificador Binario a Siete Segmentos para Verilog

Utilizamos Buses de bits para que quedara más fácil e intuitivo el desarrollo del código implementado, el cual es el siguiente:

Imagen 6: Código Verilog

Ahora mostraremos el circuito final correspondiente a este decodificador:

Imagen 7: Montaje final Decodificador implementado con Verilog

Para ambas conexiones se utilizo la siguiente configuración en la placa:

Imagen 8: montaje en la placa de desarrollo.

Análisis de resultados

A continuación mostraremos en porcentajes los recursos utilizados por PSoC, primero mostraremos los recursos usados por el decodificador Implementado con circuito de compuertas lógicas:

Imagen 9: recursos utilizados circuito con compuertas lógicas.

A continuación mostraremos los recursos usados por el componente en Verilog

Imagen 10: Recursos consumidos por decodificador en Verilog

Conclusiones

1. Podemos ver que hay diferentes formas de hacer los componentes para nuestros módulos en PSoC, ya sea por un diagrama lógico de compuertas o con código, en este caso Verilog.
2. En este caso particular al parecer consume mas recursos nuestro decodificador implementado en Verilog, sin embargo esto no siempre sucederá.